Integration und Vergleich von RISC V Prozessoren auf FPGAs und in gem5

Art der Arbeit:
Studienarbeit/Diplomarbeit/Bachelor-Arbeit/Master-Arbeit
Betreuer:
Adresse: Sebastian Rachuj
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Martensstr. 3
91058 Erlangen
Germany
Raum: 07.135
Telefon: +49 9131 85 27612
Fax: +49 9131 85 27912
Homepage: http://www3.informatik.uni-erlangen.de/Persons/rachuj
E-Mail: sebastian.rachuj@fau.de
Adresse: Dr.-Ing. Marc Reichenbach
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Martensstr. 3
91058 Erlangen
Germany
Raum: 07.137
Telefon: +49 9131 85 27915
Fax: +49 9131 85 27912
Homepage: http://www3.informatik.uni-erlangen.de/Persons/marcreich
E-Mail: marc.reichenbach@fau.de
Beschreibung der Arbeit:

Ziel der Arbeit ist es, die Möglichkeiten der offenen RISC V Architektur zu evaluieren. Hierzu sollen unterschiedliche Varianten der CPU in der Simulation ausgeführt und schließlich auch auf einem FPGA synthetisiert werden. Ein Vergleich zwischen der Simulation dem Hardwarelayout auf dem FPGA und den verschiedenen Prozessorvarianten ist hierbei wünschenswert.

Bearbeitungszustand:
Offen