Kohärenter Cache für FPGA-basierte Beschleunigerkerne im Kontext der HSAF

Art der Arbeit:
Bachelor-Arbeit
Betreuer:
Adresse: Philipp Holzinger
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Martensstraße 3
91058 Erlangen
Germany
Raum: 07.159
Telefon: +49 9131 85 27010
Fax: +49 9131 85 27912
Homepage: http://www3.informatik.uni-erlangen.de/Persons/holzinger
E-Mail: philipp.holzinger@fau.de
Adresse: Dr.-Ing. Marc Reichenbach
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Martensstr. 3
91058 Erlangen
Germany
Raum: 07.137
Telefon: +49 9131 85 27915
Fax: +49 9131 85 27912
Homepage: http://www3.informatik.uni-erlangen.de/Persons/marcreich
E-Mail: marc.reichenbach@fau.de
Beschreibung der Arbeit:

Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen. Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Für die Generierung der Architektur innerhalb des FPGAs wurde ein High-Level-Synthese-Tool (HLS) vom Lehrstuhl entwickelt um aus modernen parallelen Programmiersprachen (OpenCL, OpenMP, ...) Hardware zu generieren. Um spezifische Workloads weiter beschleunigen wird ein parametrisierbarer L1 Cache benötigt. Dieser muss, um die HSA Spezifikation zu erfüllen spezielle Eigenschaften besitzen. Dazu gehört insbesondere die Cachekohärenz. Ein solcher Cache soll im Rahmen dieser Arbeit implementiert werden.

Bearbeitungszustand:
Vergeben an Thomas Schlögl