CPU Entwurf mit VHDL (CPU)

Modulanbieterinnen/Modulanbieter und Dozentinnen/Dozenten
Dr.-Ing. Marc Reichenbach
Startsemester:
SS2017
Dauer:
1 Semester
Unterrichtssprache:
Deutsch
Leistungspunkte:
7.5 ECTS
Präsenzzeit:
90 Vorlesungsstunden
Eigenstudium:
135 Vorlesungsstunden
Lehrveranstaltungen:
  • CPU Entwurf mit VHDL
    (Vorlesung, 4 SWS, Dozent: Dr.-Ing. Marc Reichenbach)
  • Übungen zu CPU Entwurf mit VHDL
    (Übung, 2 SWS, Dozenten: Dr.-Ing. Marc Reichenbach; Konrad Häublein, M.Eng.)
empfohlene Vorkenntnisse:

keine

Lernziele:

Die Studierenden verstehen den inneren Aufbau moderner CPUs (Pipeline, Registerbänke, ALU, Caches, Memory-Management-Unit, Segmentierungseinheit, ...) und können selbst performante CPUs aus einfachen Basis-Schaltungen aufbauen.